第3章 CMOS工艺与器件建模 · 模拟集成电路设计：从器件到系统的现代方法

第3章 CMOS工艺与器件建模

3.1.1 从电路设计到硅片：一场跨越尺度的对话

上一章建立了MOSFET的物理图像——阈值电压、沟道电流、亚阈值区、速度饱和。但设计者面对的从来不是理想的物理公式，而是一套由具体工艺线、具体设备、具体材料参数共同决定的现实约束。一颗运放芯片在仿真器里跑出120dB增益，不等于流片后就能测到120dB。工艺偏差、模型精度和版图效应共同造成了这种差距。

本章要回答三个问题：CMOS芯片是怎么造出来的？仿真器里的晶体管模型如何描述真实器件？工艺节点演进给模拟设计带来了哪些新约束？

先看一张当代CMOS器件的结构示意图。

图1：当代先进CMOS器件结构示意图

对比第2章讨论的理想平面MOSFET，这张图里多了很多东西：浅槽隔离（STI）、多晶硅栅或金属栅、侧墙（spacer）、硅化物（silicide）、应变硅衬底、多层金属互连。每一个结构都对应一道或几道工艺步骤，每一道步骤都引入偏差，每一个偏差最终都会反映在器件的电学参数上。

3.1.2 CMOS制造流程：从砂子到芯片

3.1.3 前端制程（FEOL）

CMOS制造从前端制程（Front-End-Of-Line，FEOL）开始，这一阶段完成晶体管本身的制造。以标准逻辑工艺为例，流程大致如下：

衬底准备：从高纯多晶硅锭上切下单晶硅片，典型直径300mm（12英寸），厚度约775μm。P型衬底掺杂浓度通常在\(10^{15}\)～\(10^{16}\ \text{cm}^{-3}\)量级，电阻率约10～20 Ω·cm。
阱形成：通过光刻和离子注入在衬底上形成N阱和P阱。N阱容纳PMOS，P阱（或直接使用P型衬底）容纳NMOS。阱的深度典型值为1～3μm，表面浓度约\(10^{16}\)～\(10^{17}\ \text{cm}^{-3}\)。

图2：n-阱和p-阱的形成的图解

有源区定义：通过浅槽隔离（STI）工艺在硅片上刻蚀沟槽，填充二氧化硅，实现晶体管之间的电学隔离。STI的深度约300～500nm，这取代了早期的LOCOS隔离——LOCOS的"鸟嘴"效应在亚微米节点后已不可接受。
栅氧化层生长：在沟道区表面生长高质量的栅介质。在45nm以上节点，这是热生长的二氧化硅（\(SiO_2\)）；45nm以下，则换成高k介质（如\(HfO_2\)）加金属栅的组合。栅氧化层厚度从180nm节点的约3.2nm，缩小到28nm节点的约1.2nm，再到14nm节点的约0.9nm（等效氧化层厚度EOT）。
多晶硅沉积与栅刻蚀：LPCVD沉积多晶硅，典型厚度150～200nm，然后光刻、刻蚀形成栅极。栅长由光刻分辨率决定——这是整个工艺中最关键的尺寸。
侧墙与源漏注入：先做一次轻掺杂漏（LDD）注入，然后沉积氮化硅侧墙，再做源漏重掺杂注入。侧墙的宽度决定了LDD区的长度，对热载流子可靠性有直接影响。
硅化物形成：在源漏区和栅极表面沉积金属（钴、镍或钛），退火形成硅化物（如\(NiSi\)），降低接触电阻和薄层电阻。
接触孔与钨塞：沉积层间介质（ILD），刻蚀接触孔，填充钨（W）形成接触。

图3：自对准多晶硅化物，接触孔和钨塞形成的图解

3.1.4 后端制程（BEOL）

晶体管做好之后，还需要把它们连起来。后端制程（Back-End-Of-Line，BEOL）负责金属互连：

金属沉积与刻蚀：从铝互连（0.25μm以上节点）过渡到铜互连（0.13μm以下节点）。铜的电阻率更低，抗电迁移能力更强，但需要大马士革（Damascene）工艺——先刻蚀介质槽，再电镀铜，最后CMP平坦化。
层间介质与通孔：每层金属之间用低k介质隔离（降低寄生电容），层间用钨或铜通孔连接。现代工艺的金属层数从6层到15层不等。
钝化层与焊盘：最后覆盖氮化硅钝化层保护芯片，开出铝焊盘或铜柱用于封装。

图4：CMOS晶体管和金属互连的制造流程

3.1.5 制造流程对设计者的意义

设计者不需要亲自操作设备，但必须理解制造流程对电路设计的影响。举几个例子：

栅长的实际值不等于设计值。 光刻时，由于光学邻近效应（OPE），刻蚀后的栅长可能与版图尺寸有几十纳米的偏差。刻蚀本身也会造成CD（Critical Dimension）偏差。所以设计者画版图时留的余量，本质上是给工艺偏差留的。

阱和衬底是电阻性的。 阱的方块电阻在\(10^3\)～\(10^4\ \Omega/\square\)量级，远高于金属。这意味着阱内的衬底噪声耦合不可忽略——混合信号芯片上，数字电路的开关噪声通过衬底传到模拟电路，是设计者必须面对的挑战。

热预算影响掺杂分布。 每一道高温工艺步骤（退火、氧化、回流）都会让杂质扩散。设计者关心的阈值电压、沟道掺杂浓度，实际上是整个热历史的结果。

3.1.6 器件模型：从物理到仿真

3.1.7 为什么要分层建模

仿真器里的晶体管模型不是单一的，而是分层的。设计者接触到的模型文件通常包含几个层次：

工艺角（Process Corner）模型：描述工艺偏差的极端情况。典型的有TT（Typical-Typical）、SS（Slow-Slow）、FF（Fast-Fast），以及SF、FS等组合。SS模型代表阈值电压偏高、载流子迁移率偏低的慢工艺；FF则相反。设计者必须保证电路在五个角下都满足规格。

模型类型：同一工艺下，模型文件还分为不同复杂度。以BSIM4为例，有：

DC模型：描述I-V特性，用于直流工作点分析
AC模型：包含电容参数，用于小信号分析
噪声模型：包含热噪声、闪烁噪声参数
失配模型：描述邻近器件之间的参数偏差

图5：MOS管单独的工艺库文件

3.1.8 大信号模型

第2章给出了MOSFET的平方律模型：

\[ I_D = \frac{1}{2}\mu_n C_{ox}\frac{W}{L}(V_{GS}-V_{TH})^2(1+\lambda V_{DS}) \]

这个模型在长沟道、低场条件下成立。但现代工艺的晶体管工作在短沟道、高场条件下，必须考虑：

速度饱和：当横向电场超过临界场强\(E_c \approx 1\ \text{V}/\mu\text{m}\)时，载流子速度不再随电场线性增加，而是趋于饱和速度\(v_{sat} \approx 10^7\ \text{cm/s}\)。这导致漏电流与\((V_{GS}-V_{TH})\)的关系从平方律退化为近似线性：

\[ I_D \approx v_{sat}C_{ox}W(V_{GS}-V_{TH}-V_{DSAT}/2) \]

沟道长度调制：\(\lambda\)参数在短沟道器件中更大，输出电阻更低。180nm工艺的\(\lambda\)约0.1～0.2 \(\text{V}^{-1}\)，而28nm工艺可能到0.3～0.5 \(\text{V}^{-1}\)。这意味着本征增益\(g_m r_o\)从长沟道的数百倍降到短沟道的十几倍。

阈值电压的短沟道效应：\(V_{TH}\)随沟道长度缩短而下降（VTH roll-off），随漏电压升高而下降（DIBL效应）。在65nm以下节点，DIBL可能达到100～200 mV/V，这对模拟设计是严峻挑战。

量子效应：当栅氧化层厚度小于2nm时，载流子在沟道中的量子化导致阈值电压偏移和栅电容下降。这不是二阶效应，而是必须计入模型的一阶修正。

BSIM4模型用一套复杂的方程描述上述效应，包含上百个参数。设计者不需要记住每个参数的物理含义，但需要理解模型的适用范围和局限。

3.1.9 小信号模型

小信号模型是大信号模型在工作点附近的线性化。基本的小信号模型包含：

图6：基本的MOS管小信号模型

跨导\(g_m = \partial I_D/\partial V_{GS}\)
输出电导\(g_{ds} = \partial I_D/\partial V_{DS}\)
体效应跨导\(g_{mb} = \partial I_D/\partial V_{BS}\)
栅源电容\(C_{gs}\)、栅漏电容\(C_{gd}\)、栅体电容\(C_{gb}\)
源体电容\(C_{sb}\)、漏体电容\(C_{db}\)

完整的模型还包含寄生电阻（栅电阻、源漏串联电阻）和噪声源。

图7：完整的MOS管小信号模型

图8：用电阻模拟沟道调制效应的MOS管小信号模型

设计者必须记住：小信号模型参数不是常数，它们随工作点变化。\(g_m\)正比于\(\sqrt{I_D}\)（饱和区平方律），\(g_{ds}\)随\(V_{DS}\)变化。这意味着设计者在估算增益、带宽时，必须明确标注工作点条件。

3.1.10 计算机仿真模型

现代仿真器使用的紧凑模型（Compact Model）以BSIM系列为主。BSIM4是当前最广泛使用的MOSFET模型，支持从180nm到28nm的体硅工艺。FinFET工艺则使用BSIM-CMG（Common Multi-Gate）。

图9：MOS管计算机仿真模型

这些模型的核心特征是连续性——从亚阈值区到强反型区、从线性区到饱和区，电流和电容的表达式都是连续的，保证仿真器能够收敛。模型还包含温度依赖、几何依赖（W、L、finger数）和失配参数。

设计者需要知道的一个关键事实：模型的精度是统计性的，不是确定性的。模型参数是从大量测试晶圆上提取的，代表的是统计分布的中心值。单个芯片上的单个晶体管，其实际参数可能与模型值有±10%甚至更大的偏差。这正是蒙特卡罗分析和工艺角仿真的意义所在。

3.1.11 工艺缩放与模拟设计的困境

3.1.12 从180nm到28nm：发生了什么

工艺节点从180nm缩小到28nm，数字电路的收益是明确的：密度提高约40倍，速度提高约5倍，单位逻辑门的功耗降低约10倍。但模拟电路的情况要复杂得多。

图10：集成电路制造工艺技术发展趋势

先看几个关键参数的变化：

本征增益：\(g_m r_o\)从180nm的约50～100，降到28nm的约10～20。这意味着单级放大器的增益天花板被压低了一个数量级。设计者必须用多级级联或增益增强技术来补偿。

匹配特性：阈值电压的失配\(\sigma(\Delta V_{TH})\)近似正比于\(1/\sqrt{WL}\)。工艺缩小后，同样的物理尺寸对应的W和L更小，但失配系数\(A_{VT}\)并没有按比例改善。结果，要达到同样的失配精度，需要更大的版图面积。

电源电压：从180nm的1.8V降到28nm的0.9V。信号摆幅被压缩，动态范围下降。而阈值电压并没有按比例缩小（为了控制漏电），\(V_{TH}\)从约0.5V降到约0.3V，但\(V_{DD}/V_{TH}\)的比值从3.6降到3.0。这压缩了晶体管的过驱动电压空间。

输出电阻：短沟道效应导致输出电阻急剧下降。在28nm节点，一个最小沟道长度晶体管的\(r_o\)可能只有几千欧姆。设计者要么加长沟道（牺牲速度），要么用共源共栅结构（消耗电压余量）。

3.1.13 模拟设计者的应对策略

面对这些困境，模拟设计者发展出了几种应对策略：

使用长沟道器件：在需要高增益、高匹配的场合（如运放输入对、电流镜），故意使用远大于最小尺寸的沟道长度。例如在28nm工艺中，模拟电路常用\(L=0.5\sim1\mu m\)的器件，而不是最小栅长28nm。这牺牲了速度，但换来了更高的\(r_o\)和更好的匹配。

利用新器件结构：FinFET和FDSOI提供了更好的栅控能力，DIBL效应显著改善。FinFET的本征增益虽然仍不如长沟道平面器件，但比同节点的短沟道平面器件好得多。

图11：CMOS器件由二维平面结构向三维非平面结构的演进

图12：FinFET的工艺流程示意图

电路拓扑创新：增益不够就用多级，摆幅不够就用全差分，失配太大就用校准和斩波。这些技术在第8章和第18章会详细讨论。

3.1.14 先进节点的特殊挑战

28nm以下，模拟设计面临的新问题：

光刻限制：193nm浸没式光刻的分辨率极限约38nm。14nm节点的栅长通过多重曝光（double patterning、quadruple patterning）实现。这意味着版图的几何约束更严格，设计规则更复杂。模拟版图的定制化程度被迫降低。

可靠性问题：偏置温度不稳定性（BTI）和热载流子注入（HCI）在先进节点更严重。晶体管的阈值电压会随时间漂移，导致模拟电路的失调和增益漂移。设计者必须预留老化余量。

寄生效应更显著：互连电阻和电容在总延迟中的占比超过晶体管本身。模拟电路的频率响应受版图布局的影响更大。

图13：光刻工艺的挑战与EUV/电子束曝光的引入

3.1.15 模型与工艺的互动：设计者必须知道的几件事

3.1.16 模型文件的结构

一个典型的PDK（Process Design Kit）模型文件包含：

器件模型：NMOS、PMOS的DC/AC/噪声/失配模型
无源器件模型：电阻（多晶硅电阻、扩散电阻、阱电阻）、电容（MIM电容、MOM电容、MOS电容）、电感
器件几何规则：最小尺寸、间距、包围等
工艺角定义：SS/FF/SF/FS/TT各角的模型参数

设计者拿到PDK后，第一件事应该是通读模型文档，了解：

模型的适用电压范围
模型的最小/最大沟道长度和宽度
温度适用范围
失配模型的使用方法

3.1.17 模型精度与仿真可信度

仿真结果的可信度取决于模型精度。但模型不是万能的。有几个常见的"模型陷阱"：

模型在极端工作点可能不准确。例如，BSIM4模型在\(V_{DS}\)接近0或\(V_{GS}\)接近\(V_{TH}\)时，电流表达式的精度下降。设计者应该避免让电路工作在模型验证范围之外。

模型参数是统计值。TT模型不代表"典型芯片"的实测值，而是统计分布的均值。实际芯片的参数散布在TT周围。工艺角仿真给出的是极端情况，但真实芯片的分布不是均匀的——大多数芯片靠近TT，少数靠近SS或FF。

失配模型与工艺角模型是独立的。工艺角描述的是不同晶圆之间、不同批次之间的系统偏差；失配描述的是同一芯片上邻近器件之间的随机偏差。两者叠加才是设计者面对的完整偏差空间。

3.1.18 设计者的模型使用策略

基于以上讨论，建议设计者采取以下策略：

所有关键电路都做工艺角仿真。至少覆盖SS、TT、FF三个角，最好加上SF和FS。
对匹配敏感的电路做蒙特卡罗分析。输入对管的失调、电流镜的失配，用蒙特卡罗仿真评估良率。
对模型参数做灵敏度分析。找出哪些参数对电路性能影响最大，在版图设计时重点关注。
理解模型的物理假设。例如，BSIM4假设沟道掺杂是均匀的，但实际上存在横向和纵向的非均匀性。当设计者把器件推到模型边界时，要意识到仿真结果可能偏离实测。

3.1.19 应力工程与应变硅

3.1.20 应力如何改变载流子迁移率

硅的能带结构在应力下会发生变化。张应力（tensile stress）沿沟道方向施加时，NMOS的电子迁移率可以提高；压应力（compressive stress）则对PMOS的空穴迁移率有利。这是现代工艺中普遍使用的性能增强手段。

图14：沟道晶向和应力类型对于CMOS器件驱动电流的影响

实现方式主要有：

全局应变硅：在硅锗（SiGe）虚拟衬底上外延生长应变硅层。SiGe的晶格常数大于纯硅，硅层受到双轴张应力。这种方法成本高，主要用于研究。

局部应力技术：在晶体管制造过程中引入应力。常用的方法包括：

应力记忆技术（SMT）：在栅极上方沉积一层氮化硅薄膜，利用薄膜的应力"记忆"到沟道中
嵌入式SiGe源漏（eSiGe）：在PMOS的源漏区刻蚀后选择性外延生长SiGe，对沟道施加压应力
应力刻蚀阻挡层（CESL）：在晶体管上方沉积高应力氮化硅薄膜

图15：双极应力刻蚀阻挡层的补偿式金属氧化物半导体场效应晶体管器件示意图

图16：应力技术改善MOS晶体管速度的三种方法

3.1.21 应力对模拟设计的影响

应力不仅改变迁移率，还影响阈值电压和失配。设计者需要注意：

应力的大小和方向取决于版图环境。靠近STI的器件和远离STI的器件，受到的应力不同，导致电学参数不同。这就是"版图邻近效应"（LPE）的根源之一。
对于匹配敏感的器件对（如差分输入对），必须确保两者的版图环境完全对称，包括STI距离、栅间距、金属覆盖等。

图17：CMOS驱动电流随栅极间距的变化

3.1.22 先进工艺节点：FinFET与FDSOI

3.1.23 FinFET：三维结构的革命

当平面MOSFET的栅长缩小到20nm以下，栅极对沟道的静电控制能力急剧下降——亚阈值摆幅恶化、DIBL严重、漏电失控。FinFET用垂直的鳍片（Fin）作为沟道，栅极包裹鳍片的三个面，恢复了对沟道的控制。

图18：现代CMOS器件剖面示意图

FinFET的关键参数：

鳍高（\(H_{FIN}\)）：典型值30～50nm
鳍宽（\(W_{FIN}\)）：典型值5～15nm
鳍间距（Fin pitch）：14nm节点约42nm，7nm节点约30nm

FinFET的沟道宽度是量子化的：\(W = N_{fin} \times (2H_{FIN} + W_{FIN})\)，其中\(N_{fin}\)是鳍的个数。这意味着设计者不能连续地调整晶体管宽度——只能以鳍为单位增减。对模拟设计者来说，这是一个硬约束。

图19：现代CMOS逻辑芯片结构示意图

3.1.24 FinFET对模拟电路的影响

优点：

亚阈值摆幅接近理想值（60mV/dec），漏电大幅降低
DIBL显著改善，输出电阻比同节点平面器件高
阈值电压的失配特性有所改善

缺点：

宽度量子化，无法精确调整\(W/L\)比
鳍的寄生电容较大，高频性能受限
鳍片本身的线宽粗糙度（LWR）引入额外的失配

设计者必须学会在FinFET的约束下做设计。例如，电流镜的比例不再是\(W_1/W_2\)，而是\(N_{fin1}/N_{fin2}\)。如果需要精确的1:1比例，两个器件必须用相同的鳍数。

3.1.25 FDSOI：另一种路径

全耗尽绝缘体上硅（FDSOI）在28nm以下节点提供了另一种选择。它使用超薄的埋氧层（BOX，典型厚度25nm）和超薄的硅膜（典型厚度7nm），实现了近理想的静电控制。

FDSOI的优势在于：

通过背栅偏置可以动态调节阈值电压，为设计者提供了额外的自由度
没有FinFET的宽度量子化问题，器件尺寸可以连续调整
体硅工艺的成熟度更高，成本低于FinFET

FDSOI的劣势在于：

衬底成本高于体硅
自热效应更显著（BOX层隔热）
供应链不如体硅成熟

3.1.26 设计者的选择

在先进节点做模拟设计，选择工艺不再是"越先进越好"。设计者必须权衡：

性能需求（速度、增益、噪声）
成本约束（晶圆成本、设计成本）
供应链风险
设计工具和PDK的成熟度

28nm是体硅平面工艺的"最后一站"，22nm以下则必须在FinFET和FDSOI之间选择。对于大多数模拟设计，28nm仍然是一个性价比很高的节点——它的模型成熟、PDK完善、设计经验丰富。14nm及以下的FinFET工艺，模拟设计面临更多挑战，但也提供了数字电路集成度上的优势。

3.1.27 工艺演进对模拟设计的长期影响

3.1.28 模拟性能的"天花板"效应

把各节点的模拟性能指标放在一起看，会发现一个趋势：模拟电路的性能并没有随工艺缩小而同步提升。

以单位功耗下的噪声性能为例，它由\(kT/C\)决定，而\(C\)受限于面积。工艺缩小后，单位面积的电容密度增加了（栅氧更薄、MIM电容更紧凑），但电压摆幅下降了，总的动态范围并没有改善多少。

本征增益\(g_m r_o\)的下降趋势更明显。设计者被迫用更复杂的拓扑来补偿，但复杂拓扑消耗更多的功耗和面积。

图20：当代CMOS集成电路材料与器件结构的演进

3.1.29 数字辅助模拟的兴起

既然纯模拟的性能提升遇到天花板，业界转向"数字辅助模拟"的路线：用数字电路来校准和补偿模拟电路的缺陷。

典型例子：

失调校准：比较器的失调电压用DAC和数字控制环路来校准
增益校准：流水线ADC的级间增益误差用数字后台校准
非线性校正：功率放大器的非线性用数字预失真（DPD）来补偿

这种趋势意味着模拟设计者的技能树需要扩展——不仅要懂模拟电路，还要理解数字电路和算法。第18章的混合信号设计会详细讨论。

3.1.30 设计方法的变革

工艺的复杂性迫使设计方法也发生变化：

从"手工"到"自动化"：模拟电路设计长期依赖手工计算和人工调整，被称为"手工工坊"。但先进节点下，设计空间太大，手工方法已不可行。设计者越来越多地依赖仿真优化工具（如Cadence的Optimizer、MathWorks的Analog Design Optimization工具箱）。

从"单点"到"系统"：单颗芯片上集成的功能越来越多，模拟电路不再是孤立的模块，而是整个系统的一部分。设计者必须考虑系统级的约束：功耗预算、噪声预算、接口协议。

从"流片后验证"到"设计时验证"：流片成本高昂（28nm全掩膜流片费用约200～500万美元，14nm约500～1000万美元），设计者必须在流片前做充分的验证。这包括：

工艺角仿真（至少5个角）
蒙特卡罗分析（评估失配影响）
可靠性仿真（评估老化效应）
版图寄生提取后的后仿真

图21：CMOS模拟集成电路设计流程

3.1.31 本章小结

CMOS工艺与器件建模是模拟集成电路设计的基石。本章的核心要点：

制造流程决定了器件的物理边界。设计者不需要掌握每道工艺的细节，但必须理解工艺步骤如何影响器件参数——栅长偏差、阱电阻、热预算、应力效应，这些都在最终的电学参数中留下痕迹。
模型是物理的近似，不是物理本身。BSIM4等紧凑模型用上百个参数描述晶体管的电学行为，但模型有适用范围和精度极限。设计者必须理解模型的假设，才能正确解读仿真结果。
工艺缩放对模拟设计是双刃剑。数字电路从工艺缩放中获益巨大，但模拟电路的增益、匹配、动态范围都面临挑战。设计者必须用拓扑创新和版图技巧来弥补工艺的不足。
先进节点带来新工具，也带来新约束。FinFET和FDSOI改善了静电控制，但引入了宽度量子化和自热效应等问题。设计者需要在新工艺的约束下重新审视传统电路结构。
模型与工艺的互动是设计的关键环节。工艺角仿真、蒙特卡罗分析、版图邻近效应建模，这些工具帮助设计者预测真实芯片的行为。但工具只是辅助，设计者的判断力仍然是最重要的资产。

下一章将分析共源放大器的增益、带宽和噪声，并讨论如何利用本章的器件知识优化设计。