第7章开关电容与采样保持

开关电容电路用MOS开关和电容的组合，在时钟控制下模拟电阻行为。它的时间常数由电容比和时钟频率决定，不依赖绝对电阻值和电容值。CMOS工艺中电容匹配精度可以做到0.1%量级，而电阻绝对值偏差通常超过20%。这一特性使开关电容电路在需要精确时间常数的场合——滤波器、积分器、采样保持——占据了主导地位。

本章先讨论开关电容的基本单元电路，再分析电荷注入、时钟馈通等非理想效应，最后给出采样保持电路的设计流程和仿真验证方法。

7.1 开关电容基本电路

7.1.1 开关电容电阻

图7.1是一个由两个MOS开关和一个电容组成的二端口网络。开关 \(S_1\) 和 \(S_2\) 分别由两相不交叠时钟 \(\phi_1\) 和 \(\phi_2\) 控制。两相时钟在时间上互补，中间留有一段短暂的不交叠间隔，防止两个开关同时导通造成电荷共享。

图1：开关电容电阻的基本结构

设电容值为 \(C\)，时钟频率为 \(f_{clk}\)。\(\phi_1\) 相时 \(S_1\) 导通、\(S_2\) 断开，电容左极板接输入电压 \(V_1\)，右极板接地，电容充电至 \(V_1\)，存储电荷 \(Q = CV_1\)。\(\phi_2\) 相时 \(S_1\) 断开、\(S_2\) 导通，电容左极板接地，右极板接输出端 \(V_2\)，电容放电至 \(V_2\)。每个时钟周期内从输入端转移至输出端的净电荷为

\[ \Delta Q = C(V_1 - V_2) \]

对应的平均电流为

\[ I_{avg} = \frac{\Delta Q}{T_{clk}} = C f_{clk} (V_1 - V_2) \]

由此定义等效电阻

\[ R_{eq} = \frac{V_1 - V_2}{I_{avg}} = \frac{1}{C f_{clk}} \]

等效电阻与电容值成反比，与时钟频率成反比。取 \(C = 1 \text{ pF}\)、\(f_{clk} = 100 \text{ MHz}\)，则 \(R_{eq} = 10 \text{ k}\Omega\)。标准CMOS工艺中多晶硅电阻的方块电阻约 \(50 \sim 200 \text{ }\Omega/\square\)，实现 \(10 \text{ k}\Omega\) 需要占用大片芯片面积，绝对精度也差。电容的匹配精度远高于电阻，因此开关电容电阻在需要精确时间常数的电路中优势明显。

开关电容电阻是离散时间器件，流过它的电流是脉冲式的，不是连续的。这种脉冲电流在低频应用中会引入纹波，通常需要后续滤波器抑制。

7.1.2 开关电容积分器

积分器是开关电容滤波器最基本的构建模块。图7.2是一种寄生不敏感型开关电容积分器，采用反相运放结构。

图2：寄生不敏感型开关电容积分器

电路包含输入电容 \(C_1\)、反馈电容 \(C_2\) 和四个MOS开关。\(\phi_1\) 相时 \(S_1\) 和 \(S_3\) 导通，输入电压 \(V_{in}\) 对 \(C_1\) 充电，运放输出保持 \(V_{out}\) 不变。\(\phi_2\) 相时 \(S_2\) 和 \(S_4\) 导通，\(C_1\) 左极板接地，右极板接运放虚地，\(C_1\) 中存储的电荷 \(Q = C_1 V_{in}\) 全部转移到 \(C_2\) 上。输出电压变化量为

\[ \Delta V_{out} = -\frac{C_1}{C_2} V_{in} \]

经过 \(n\) 个时钟周期后，输出电压为

\[ V_{out}[n] = V_{out}[n-1] - \frac{C_1}{C_2} V_{in}[n-1] \]

在 \(z\) 域中，该积分器的传递函数为

\[ H(z) = \frac{V_{out}(z)}{V_{in}(z)} = -\frac{C_1}{C_2} \cdot \frac{z^{-1/2}}{1 - z^{-1}} \]

其中 \(z^{-1/2}\) 项来自半个时钟周期的延迟。低频近似下（\(f \ll f_{clk}\)），\(z^{-1/2} \approx 1\)，\(1 - z^{-1} \approx sT_{clk}\)，传递函数退化为连续时间积分器形式：

\[ H(s) \approx -\frac{C_1}{C_2} \cdot \frac{1}{sT_{clk}} = -\frac{f_{clk} C_1}{s C_2} \]

积分时间常数为

\[ \tau = \frac{C_2}{f_{clk} C_1} \]

这个表达式只涉及电容比和时钟频率，不含绝对电容值。CMOS工艺中电容比可以精确控制到0.1%以内，时钟频率由晶振提供，精度可达ppm量级。开关电容积分器的时间常数精度远优于连续时间RC积分器。

7.1.3 开关电容滤波器

利用开关电容积分器可以构建各种类型的滤波器。以一阶低通滤波器为例，在积分器的反馈路径中串联一个开关电容电阻，形成有损积分器，其 \(z\) 域传递函数为

\[ H(z) = \frac{C_1/C_2}{1 - (1 - C_3/C_2) z^{-1}} \]

其中 \(C_3\) 是反馈路径中的开关电容。该传递函数对应一个极点位于

\[ z_p = 1 - \frac{C_3}{C_2} \]

的离散时间低通滤波器。选择合适的电容比，可以将极点配置在单位圆内任意位置。

高阶滤波器通常采用级联或跳蛙（Leapfrog）结构。跳蛙结构以无源LC梯形网络为原型，通过信号流图变换将电感用有源积分器替代，保留了LC滤波器对元件偏差的低灵敏度特性。一个五阶椭圆低通开关电容滤波器通常需要三到四个运放，在0.18 μm CMOS工艺中核心面积约0.5 mm²，功耗几毫瓦。

开关电容滤波器的设计从滤波器规格（通带纹波、阻带衰减、截止频率）出发确定原型传递函数，随后选择结构（级联、跳蛙或直接型）进行 \(z\) 域综合，最后将传递函数系数映射为电容比。Cadence的Filter Designer可以自动生成开关电容滤波器原理图，MATLAB的Filter Design Toolbox用于计算传递函数系数。

7.2 非理想效应

开关电容电路的性能受多种非理想因素限制。这些效应在高精度、高速度应用中尤为突出，需要设计者仔细分析并采取补偿措施。

7.2.1 电荷注入

电荷注入是MOS开关关断瞬间引入的误差。NMOS开关导通时，沟道中存储的电荷量为

\[ Q_{ch} = W L C_{ox} (V_{GS} - V_{TH}) \]

其中 \(W\) 和 \(L\) 是开关管的沟道宽度和长度，\(C_{ox}\) 是单位面积栅氧化层电容。开关关断时，沟道电荷必须泄放，一部分流向开关两端。如果开关连接的是采样电容，这部分电荷就会注入电容，改变其上的电压。

图3：MOS开关采样电路中的电荷注入路径

考虑图7.3所示的简单采样电路。NMOS开关 \(M_1\) 导通时，输入电压 \(V_{in}\) 对采样电容 \(C_H\) 充电。当 \(\phi\) 从高电平跳变到低电平时，\(M_1\) 关断，沟道中的电荷 \(Q_{ch}\) 向源端和漏端两个方向分配。流向漏端的电荷注入 \(C_H\)，引起输出电压误差：

\[ \Delta V = \frac{\alpha Q_{ch}}{C_H} = \frac{\alpha W L C_{ox} (V_{GS} - V_{TH})}{C_H} \]

其中 \(\alpha\) 是流向漏端的电荷比例，源漏对称时典型值为0.5。以一个 \(W/L = 2 \text{ μm}/0.18 \text{ μm}\) 的开关管为例，\(C_{ox} \approx 8.6 \text{ fF/μm}^2\)，\(V_{GS} - V_{TH} = 1 \text{ V}\)，则 \(Q_{ch} \approx 3.1 \text{ fC}\)。若 \(C_H = 1 \text{ pF}\)，注入误差约 \(1.55 \text{ mV}\)。12位精度、满量程 \(1 \text{ V}\) 的ADC，LSB约为 \(0.24 \text{ mV}\)，电荷注入误差超过6个LSB，不可忽略。

电荷注入与输入电压有关，因为 \(V_{GS} - V_{TH}\) 随输入电平变化。这导致采样电压出现与输入相关的误差，表现为增益误差和失真。减小电荷注入的方法有几种：

增大采样电容 \(C_H\)，代价是降低采样速度、增大功耗；
减小开关管的沟道面积，代价是增大导通电阻；
使用互补开关（CMOS传输门），利用NMOS和PMOS的电荷注入相互抵消；
采用下极板采样技术，在采样相结束时先关断与信号无关的开关，使电荷注入路径不经过信号节点。

下极板采样是实际设计中最常用的方法。其原理是在 \(\phi_1\) 相结束时先关断连接输入端的开关，此时采样电容的上极板已经与输入断开，电荷注入发生在电容的下极板，不改变存储在电容上的电荷量。

7.2.2 时钟馈通

时钟馈通是另一个与开关相关的非理想效应。MOS开关的栅极和源漏之间存在交叠电容 \(C_{ov}\)。时钟信号跳变时，跳变幅度 \(\Delta V_{clk}\) 通过 \(C_{ov}\) 耦合到采样电容上，引起电压误差：

\[ \Delta V = \frac{C_{ov}}{C_{ov} + C_H} \Delta V_{clk} \]

典型工艺中 \(C_{ov} \approx 0.3 \text{ fF/μm}\) 沟道宽度。对于 \(W = 2 \text{ μm}\) 的开关管，\(C_{ov} \approx 0.6 \text{ fF}\)。若 \(C_H = 1 \text{ pF}\)，\(\Delta V_{clk} = 1.8 \text{ V}\)，时钟馈通误差约 \(1.08 \text{ mV}\)，与电荷注入处于同一量级。

时钟馈通是确定性的，与输入电压无关。它主要引起采样保持电路的失调误差，不产生非线性失真。但当时钟幅度或上升/下降时间在不同条件下变化时，也会引入不确定的误差。

时钟馈通的抑制方法与电荷注入类似：使用互补开关、增大采样电容、采用差分结构。差分电路中，共模的时钟馈通可以通过后续的差动处理消除，因此差分结构对这两种非理想效应都有抑制作用。

图4：互补开关对时钟馈通的抵消原理

7.2.3 运放非理想性

开关电容电路中的运放面临与连续时间电路不同的挑战。除了有限的直流增益、带宽和摆率，开关电容电路还引入了建立时间、电荷转移不完整等离散时间效应。

运放的有限直流增益 \(A_0\) 导致电荷转移不完全。积分器中每个时钟周期结束时，运放输入端存在残余电压 \(V_{in}/A_0\)，这部分电压对应的电荷没有被完全转移，产生增益误差。对于增益为 \(C_1/C_2\) 的积分器，实际增益为

\[ H_{actual} = \frac{C_1}{C_2} \cdot \frac{A_0}{1 + A_0 + C_1/C_2} \]

当 \(A_0 = 60 \text{ dB}\)（即1000倍）且 \(C_1/C_2 = 1\) 时，增益误差约0.1%。高精度应用要求运放增益达到80 dB以上。

运放的有限带宽和摆率决定了建立时间。开关电容电路中，电荷转移必须在半个时钟周期内完成。设运放的单位增益带宽为 \(f_u\)，建立时间常数约为 \(1/(2\pi f_u \beta)\)，其中 \(\beta\) 是反馈系数。12位精度要求建立误差小于 \(0.5 \text{ LSB}\)，即 \(1.2 \times 10^{-4}\) 的相对误差，这要求建立时间至少为 \(9.3\) 倍时间常数。

运放的摆率限制了大信号建立速度。输出电压变化幅度较大时，运放以最大电流对负载电容充放电，进入摆率限制状态。摆率不足会导致建立时间显著增加，甚至引起非线性失真。采样保持电路中，运放的摆率直接决定了采样率的上限。

7.3 采样保持电路设计

采样保持电路是模数转换器前端的核心模块，功能是在ADC量化期间保持输入信号不变。它的精度和速度直接决定了整个ADC的性能上限。

7.3.1 基本结构与工作原理

采样保持电路的基本结构包括采样开关、保持电容和输出缓冲器。根据开关和电容的配置方式，分为开环结构和闭环结构两大类。

开环采样保持电路是最简单的形式：一个MOS开关串联一个保持电容，开关导通时电容跟踪输入信号，开关关断后电容保持采样值。优点是速度快、功耗低，缺点是开关的非理想效应（电荷注入、时钟馈通）直接反映在输出上，精度受限。开环结构适用于高速低精度的场合，如流水线ADC的前端。

闭环采样保持电路利用运放的反馈作用抑制开关非理想效应。图7.5是一种常用的闭环结构——翻转式采样保持电路。

图5：翻转式采样保持电路

电路的工作分为两个阶段。采样阶段，\(\phi_1\) 导通，\(S_1\) 和 \(S_3\) 闭合，输入信号通过 \(S_1\) 对电容 \(C_H\) 充电，运放接成单位增益缓冲器。保持阶段，\(\phi_1\) 断开，\(\phi_2\) 导通，\(S_2\) 闭合，电容 \(C_H\) 跨接在运放的反相输入端和输出端之间，运放构成单位增益放大器，输出保持电容上的电压。

闭环结构的优势在于，运放的虚短特性使开关的电荷注入和时钟馈通在运放输入端被吸收，不直接出现在输出端。运放的高增益还提供了输出驱动能力，可以直接驱动后续的ADC比较器。

7.3.2 性能指标

采样保持电路的主要性能指标包括：

孔径不确定度（Aperture Jitter）：采样时刻的随机抖动。输入频率为 \(f_{in}\) 的正弦信号，孔径抖动 \(\sigma_t\) 引起的信噪比下降为

\[ SNR_{jitter} = 20 \log_{10} \left( \frac{1}{2\pi f_{in} \sigma_t} \right) \]

输入频率 \(f_{in} = 100 \text{ MHz}\)，要求SNR达到70 dB，则孔径抖动需要小于 \(5 \text{ ps}\)。时钟产生电路的相位噪声需低于 \(-150 \text{ dBc/Hz@1MHz}\)。

采集时间（Acquisition Time）：从采样开关闭合到输出跟踪输入信号到规定精度所需的时间。采集时间由开关导通电阻和保持电容的RC时间常数决定，同时受运放摆率限制。

保持建立时间（Hold Settling Time）：从采样开关关断到输出稳定到最终值的 \(\pm 0.5 \text{ LSB}\) 范围内所需的时间。该指标与运放的带宽、摆率以及开关的电荷注入有关。

馈通抑制（Feedthrough Rejection）：保持阶段输入信号通过开关寄生电容耦合到输出的能力。通常以输入信号幅度与输出泄漏幅度的比值表示，要求大于80 dB。

下降率（Droop Rate）：保持阶段输出电压随时间的变化率，由保持电容的漏电流决定：

\[ Droop = \frac{I_{leak}}{C_H} \]

对于 \(C_H = 2 \text{ pF}\)，漏电流 \(I_{leak} = 10 \text{ pA}\)，下降率为 \(5 \text{ mV/ms}\)。高速ADC中保持时间通常只有几纳秒，下降率的影响可以忽略。

7.3.3 设计实例：12位100 MS/s采样保持电路

以一个12位、100 MS/s采样率的采样保持电路为例，说明设计流程和参数选择。

设计从保持电容的选取开始。根据 \(kT/C\) 噪声限制，保持电容上的热噪声为

\[ V_n^2 = \frac{kT}{C_H} \]

12位精度、满量程 \(1 \text{ V}\) 时，LSB为 \(244 \text{ μV}\)，要求总噪声小于 \(0.5 \text{ LSB}\)，即 \(122 \text{ μV}\) 均方根值。室温下（\(T = 300 \text{ K}\)），

\[ C_H > \frac{kT}{V_n^2} = \frac{4.14 \times 10^{-21}}{(1.22 \times 10^{-4})^2} \approx 278 \text{ fF} \]

留出设计余量，取 \(C_H = 1 \text{ pF}\)。

随后确定运放带宽。100 MS/s采样率对应时钟周期 \(10 \text{ ns}\)，采样和保持各占一半，即 \(5 \text{ ns}\)。设保持阶段用 \(80\%\) 的时间建立，即 \(4 \text{ ns}\)。12位精度要求建立误差小于 \(1.2 \times 10^{-4}\)，对应时间常数为

\[ \tau < \frac{4 \text{ ns}}{9.3} \approx 430 \text{ ps} \]

运放的单位增益带宽需要满足

\[ f_u > \frac{1}{2\pi \tau} = \frac{1}{2\pi \times 430 \text{ ps}} \approx 370 \text{ MHz} \]

考虑反馈系数 \(\beta < 1\) 和寄生电容的影响，实际运放的单位增益带宽需要设计在 \(500 \text{ MHz}\) 以上。0.18 μm CMOS工艺中，这通常需要两级运放结构，第一级提供高增益，第二级提供大摆幅和大摆率。

最后选择开关尺寸。导通电阻决定了采样时间常数 \(R_{on} C_H\)，对于 \(C_H = 1 \text{ pF}\) 和 \(5 \text{ ns}\) 的采样时间，需要 \(R_{on} < 500 \text{ }\Omega\)。0.18 μm工艺中，\(W/L = 10 \text{ μm}/0.18 \text{ μm}\) 的NMOS开关在 \(V_{GS} = 1.8 \text{ V}\) 时导通电阻约 \(200 \text{ }\Omega\)，可以满足要求。但该尺寸对应的沟道电荷约 \(Q_{ch} \approx 31 \text{ fC}\)，注入到 \(1 \text{ pF}\) 电容上引起约 \(31 \text{ mV}\) 的误差，必须采用下极板采样和互补开关来抑制。

7.3.4 仿真验证方法

采样保持电路的仿真验证覆盖时域和频域两个维度。在Cadence ADE环境中按以下步骤进行：

瞬态仿真：输入一个满量程正弦信号，频率设为采样率的奇数分之一（如 \(f_{in} = 9.765625 \text{ MHz}\)，对应100 MS/s采样率的 \(f_s/10.24\)），运行瞬态仿真覆盖至少1024个采样点。观察输出波形是否在每个时钟周期内正确跟踪输入信号，检查采样值是否在规定精度内。

FFT分析：对瞬态仿真结果进行FFT变换，计算SNR、SNDR、SFDR和ENOB。12位设计的理想SNR为74 dB，实际仿真结果应达到70 dB以上。FFT分析需要采用相干采样，即采样点数与输入频率满足整数周期关系，避免频谱泄漏。

参数扫描：扫描输入信号幅度，从 \(-60 \text{ dBFS}\) 到 \(0 \text{ dBFS}\)，观察SNR和SFDR的变化。低幅度下SNR应随输入幅度线性增加，偏离线性表明噪声基底异常；高幅度下SFDR下降表明非线性失真开始占主导。

工艺角仿真：在SS、TT、FF三个工艺角下重复上述仿真，检查电路性能是否满足规格要求。工艺角仿真可以暴露电路对工艺偏差的敏感度，帮助设计者确定关键参数的安全裕量。

图6：采样保持电路的仿真输出与FFT频谱

采样保持电路的实际测试结果通常与仿真存在偏差。主要原因是仿真模型对开关的电荷注入和时钟馈通描述不够精确，尤其是短沟道器件的二阶效应。版图设计完成后应进行寄生参数提取，用提取后的网表重新仿真，验证版图寄生对性能的影响。0.18 μm工艺中，版图寄生电容可能使运放带宽下降10%～20%，采样开关的寄生电容也会增加时钟馈通。

本章从开关电容的基本原理出发，讨论了它作为电阻替代、积分器和滤波器构建模块的工作机制，分析了电荷注入、时钟馈通和运放非理想性对电路性能的限制，最后给出了采样保持电路的设计流程和仿真验证方法。下一章将讨论功率放大与驱动电路，其中开关电容技术用于实现高效率的电荷泵。