第5章运算放大器设计技术

运算放大器是模拟集成电路中最常用的构建模块。ADC前端、滤波器、基准缓冲器、电源管理环路，运放几乎出现在每一类模拟信号链中。本章先给出运放的性能指标，再讨论三种典型结构——两级密勒运放、折叠共源共栅运放和套筒式运放——的设计方法与权衡，最后分析失调、噪声和非线性对电路性能的约束。

5.1 运放性能指标

运放设计的第一步是明确指标。不同应用的要求差异很大：精密传感器接口关注失调和噪声，高速流水线ADC关注建立时间和带宽，音频驱动关注摆率和失真。下面这些指标构成了运放规格书的基本框架。

5.1.1 开环增益与增益带宽积

开环直流增益 \(A_{v0}\) 决定闭环精度。在反馈系统中，闭环增益的误差近似为 \(1/(1 + A_{v0}\beta)\)，\(\beta\) 为反馈系数。12位精度的应用，若 \(\beta = 1\)，则要求 \(A_{v0} > 2^{12} \approx 74\text{ dB}\)。单级运放的增益受限于晶体管本征增益 \(g_m r_o\)，在先进工艺下这一数值通常为20～40 dB，因此高增益运放几乎都需要两级或多级级联。

单位增益带宽（Unity-Gain Bandwidth, UGB）是另一个核心参数。单极点系统中，UGB近似等于 \(A_{v0} \cdot \omega_p\)，\(\omega_p\) 为主极点频率。增益带宽积（GBW）在单极点近似下为常数，但多极点系统中这一关系不再严格成立。

5.1.2 相位裕度与稳定性

运放在闭环使用时必须保证稳定。相位裕度（Phase Margin, PM）定义为环路增益降至0 dB时，开环相移与 \(-180^\circ\) 的差值。PM = 45°时闭环响应出现约25%的峰值过冲，PM = 60°时过冲约8.8%。多数设计规范要求PM ≥ 60°。

补偿的目的是调整极点位置以获得足够的相位裕度。第4章已经讨论了频率补偿的一般方法，本章后续将把这些方法具体化到运放电路中。

5.1.3 噪声

运放的输入参考噪声电压谱密度由第一级器件的噪声决定。对于MOS输入对管，热噪声和闪烁噪声分别表示为：

\[ \overline{v_{n,th}^2} = \frac{8kT}{3g_{m1}} \quad (\text{仅考虑输入对管时}) \]

\[ \overline{v_{n,1/f}^2} = \frac{2K_f}{W L C_{ox} f} \]

\(K_f\) 是工艺相关的闪烁噪声系数。输入参考噪声电流主要来自输入管的栅极电流和输入保护二极管的散粒噪声。低频应用中，斩波稳零技术可以将 \(1/f\) 噪声和失调一并调制到高频后滤除。

5.1.4 失调电压

失调电压 \(V_{os}\) 定义为使输出电压为零所需的输入差分电压。它来源于器件失配——阈值电压失配 \(\Delta V_{th}\) 和电流因子失配 \(\Delta\beta/\beta\)。对于差分输入对，输入失调电压的方差近似为：

\[ \sigma^2(V_{os}) = \frac{A_{Vth}^2}{WL} + \frac{A_{\beta}^2}{WL} \left(\frac{V_{GS}-V_{th}}{2}\right)^2 \]

\(A_{Vth}\) 和 \(A_{\beta}\) 是工艺相关的失配系数，典型值分别为 \(1\sim 10\text{ mV}\cdot\mu\text{m}\) 和 \(0.5\sim 2\%\cdot\mu\text{m}\)。增大器件面积可以减小失配，代价是输入电容增大、带宽降低。

5.1.5 摆率与建立时间

摆率（Slew Rate, SR）是运放输出端电压变化的最大速率，受限于尾电流源对补偿电容的充电能力：

\[ SR = \frac{I_{tail}}{C_c} \]

\(I_{tail}\) 是输入级尾电流，\(C_c\) 是补偿电容。建立时间包括摆率限制的大信号阶段和小信号指数建立阶段，是采样保持电路和ADC中最重要的时域指标之一。

图1：非理想运算放大器模型

图5.1给出了包含主要非理想因素（有限增益、输入失调、输入噪声、有限带宽、输出阻抗和摆率限制）的运放宏模型。设计者可以用这个模型在系统级仿真中快速评估运放非理想性对整体性能的影响，不必每次都运行晶体管级仿真。

5.2 典型运放结构

三种基本运放结构——两级密勒运放、折叠共源共栅运放和套筒式运放——覆盖了绝大多数模拟设计场景。它们的增益能力、输出摆幅、速度和噪声特性各不相同，选择哪一种取决于具体应用的需求。

5.2.1 两级密勒运放

两级密勒运放是教科书中最经典的结构，也是工业界使用最广泛的通用运放。它由第一级差分放大器和第二级共源放大器组成，通过密勒电容 \(C_c\) 连接两级实现极点分裂。

图2：两级差分输入单端输出运算放大器结构框图

第一级提供高增益和差分到单端的转换，第二级提供额外的增益和输出摆幅。总增益为两级增益之积：

\[ A_{v0} = g_{m1}(r_{o1} \parallel r_{o3}) \cdot g_{m6}(r_{o6} \parallel r_{o7}) \]

密勒补偿将第一级输出端的主极点推向低频，同时将第二级输出端的非主极点推向高频。补偿后的主极点频率为：

\[ \omega_{p1} \approx \frac{1}{g_{m6} r_{o6} r_{o1} C_c} \]

非主极点约为：

\[ \omega_{p2} \approx \frac{g_{m6}}{C_L + C_{gd6}} \]

右半平面零点由密勒电容的前馈路径产生：

\[ \omega_z = \frac{g_{m6}}{C_c} \]

这个零点位于右半平面，会降低相位裕度。消除它的标准方法是在密勒电容路径中串联一个调零电阻 \(R_z\)，使零点移动到左半平面或无穷远处。当 \(R_z = 1/g_{m6}\) 时零点被推至无穷远；当 \(R_z > 1/g_{m6}\) 时零点移到左半平面，还可以用来抵消非主极点。

图3：两级运放电路

两级运放的输出摆幅接近轨到轨。输出级是简单的共源结构，输出电压最低可到 \(V_{DSAT7}\)，最高可到 \(V_{DD} - V_{DSAT6}\)。因此两级运放常用于输出级需要大摆幅的缓冲器。

摆率方面，两级运放的压摆率受限于第一级尾电流对补偿电容的充电：

\[ SR = \frac{I_{tail}}{C_c} \]

增大尾电流可以提高摆率，但会增加功耗。另一种方法是使用推挽输出级，在大信号跳变时两个输出管同时向负载充放电。

两级运放有两个主要缺点。第一，密勒补偿引入了额外的功耗和面积；第二，由于存在两个高阻抗节点，电源抑制比（PSRR）在高频段会明显恶化。PSRR要求高的应用需要考虑其他结构。

5.2.2 折叠共源共栅运放

折叠共源共栅（Folded-Cascode）运放用共源共栅负载取代了第二级放大器，在单级内实现高增益。它的输入级是折叠结构，允许输入共模电压范围包含负电源轨，这对单电源供电的系统很有利。

图4：全差分折叠式共源共栅运放

折叠共源共栅运放的增益为：

\[ A_{v0} = g_{m1} \cdot \left[ (g_{m3}r_{o3}r_{o1}) \parallel (g_{m5}r_{o5}r_{o7}) \right] \]

\(g_{m3}r_{o3}r_{o1}\) 是PMOS共源共栅负载的等效输出阻抗，\(g_{m5}r_{o5}r_{o7}\) 是NMOS共源共栅电流源的等效阻抗。单级增益可以达到60～80 dB，满足许多中等精度应用的需求。

由于只有一级，折叠共源共栅运放不需要密勒补偿。它的频率响应由输出节点的主极点和输入节点的寄生极点决定。主极点频率为：

\[ \omega_{p1} = \frac{1}{R_{out} C_L} \]

\(R_{out}\) 是输出电阻，\(C_L\) 是负载电容。因为没有密勒倍增效应，非主极点通常位于较高频率，所以折叠共源共栅运放可以做到比两级运放更高的单位增益带宽。

折叠共源共栅运放的摆率不受补偿电容限制，而是由输出节点的充放电电流决定。全差分结构中，摆率可以表示为：

\[ SR = \frac{I_{tail}}{C_L} \]

相比两级运放，折叠共源共栅的摆率通常更高，因为不需要对大补偿电容充电。

折叠共源共栅运放的输出摆幅受限于共源共栅管的叠层数。输出摆幅为：

\[ V_{out,pp} = V_{DD} - 4V_{DSAT} \]

\(V_{DSAT}\) 是晶体管进入饱和区所需的最小漏源电压。在低电压工艺中，4个 \(V_{DSAT}\) 的压降会显著压缩输出摆幅，这是折叠共源共栅结构的主要局限。

5.2.3 套筒式共源共栅运放

套筒式（Telescopic）共源共栅运放将所有晶体管垂直堆叠，是单级运放中增益效率最高的结构。它没有折叠支路，因此功耗更低，噪声也更小。

图5：全差分套筒式共源共栅运放

套筒式运放的增益表达式与折叠式类似：

\[ A_{v0} = g_{m1} \cdot \left[ (g_{m3}r_{o3}r_{o1}) \parallel (g_{m5}r_{o5}r_{o7}) \right] \]

但没有折叠支路消耗额外的电流，在相同功耗下套筒式可以获得更高的增益和带宽。套筒式运放的主极点位于输出端：

\[ \omega_{p1} = \frac{1}{R_{out} C_L} \]

图6：该极点为套筒式运放的主极点

套筒式运放的缺点同样明显。输入共模范围很窄，因为输入对管上方叠了共源共栅管，输入共模电压必须足够高才能保证所有管子处于饱和区。输出摆幅比折叠式更小，因为垂直堆叠的管子更多：

\[ V_{out,pp} = V_{DD} - 6V_{DSAT} \]

在1.8V供电的65nm工艺中，6个 \(V_{DSAT}\) 的压降意味着输出摆幅可能不足1V。这使得套筒式运放只适合输出摆幅要求不高的场合，例如ADC中的第一级放大器。

5.2.4 结构对比与选型

表5.1总结了三种运放结构的关键特性对比。

表5.1 三种运放结构特性对比

特性	两级密勒	折叠共源共栅	套筒式
直流增益	高（两级）	中高（单级）	中高（单级）
输出摆幅	接近轨到轨	\(V_{DD}-4V_{DSAT}\)	\(V_{DD}-6V_{DSAT}\)
速度（GBW）	中	高	最高
噪声效率	中	中	最好
功耗效率	中	中低	最高
补偿难度	需要密勒补偿	不需要	不需要
输入共模范围	宽	宽（含地）	窄

选型建议：通用精密运放选择两级密勒结构；高速低功耗应用选择折叠共源共栅；对噪声和功耗要求苛刻且摆幅要求不高的应用（如ADC前端）选择套筒式。

5.3 非理想特性与建模

运放的实际行为与理想模型之间有多方面的偏差。本节讨论失调电压、噪声和非线性三大类非理想效应，并给出相应的建模方法。

5.3.1 失调电压与消除技术

失调电压分为系统失调和随机失调两类。系统失调来源于电路拓扑的不对称，例如电流镜负载的 \(V_{DS}\) 失配；随机失调来源于制造过程中的掺杂波动和几何偏差。

对于图5.2所示的两级运放，输入失调电压可以表示为：

\[ V_{os} = \Delta V_{th1,2} + \frac{V_{GS1}-V_{th1}}{2} \left( \frac{\Delta\beta_1}{\beta_1} - \frac{\Delta\beta_2}{\beta_2} \right) + \frac{\Delta I_{D3,4}}{g_{m1}} \]

前两项来自输入对管的失配，第三项来自有源负载的失配。设计上可以通过增大输入管面积来减小前两项，通过使用共源共栅电流镜来减小第三项。

当系统失调无法通过版图匹配消除时，可以采用动态失调消除技术。斩波稳零（Chopper Stabilization）将失调和 \(1/f\) 噪声调制到斩波频率的奇次谐波上，再通过低通滤波去除。自动调零（Auto-Zero）则在调零相位将失调存储在电容上，在放大相位减去。

图7：共模负反馈电路实现结构

对于全差分运放，共模反馈（CMFB）电路是必不可少的。全差分结构没有单端输出那样的固定共模电平，输出共模电压会漂移到电源轨。共模反馈环路检测输出共模电平，调整尾电流或负载电流，将共模电压稳定在设定值。图5.7给出了一种连续时间共模反馈的实现结构。

5.3.2 噪声分析与低噪声设计

运放的噪声性能主要由输入级决定，因为输入级的噪声被整个增益链放大。对于图5.2的两级运放，输入参考噪声电压谱密度为：

\[ \overline{v_{n,in}^2} = \overline{v_{n,1}^2} + \overline{v_{n,2}^2} + \left(\frac{g_{m3}}{g_{m1}}\right)^2 \overline{v_{n,3}^2} + \left(\frac{g_{m4}}{g_{m1}}\right)^2 \overline{v_{n,4}^2} \]

\(\overline{v_{n,1}^2}\) 和 \(\overline{v_{n,2}^2}\) 是输入对管的噪声，\(\overline{v_{n,3}^2}\) 和 \(\overline{v_{n,4}^2}\) 是负载管的噪声。负载管的噪声乘以 \((g_{m3}/g_{m1})^2\)，减小负载管的跨导可以降低噪声贡献。这解释了为什么低噪声运放通常使用PMOS输入对管——PMOS的 \(1/f\) 噪声比NMOS低2～5倍，而且负载可以用短沟道NMOS以减小 \(g_m\)。

热噪声主导时，输入参考噪声可以简化为：

\[ \overline{v_{n,in}^2} \approx \frac{8kT}{g_{m1}} \left(1 + \frac{g_{m3}}{g_{m1}}\right) \]

当 \(g_{m3} \ll g_{m1}\) 时，噪声趋近于 \(8kT/g_{m1}\) 的下限。增大输入管跨导可以降低热噪声，但会增大输入电容。

闪烁噪声主导时，输入参考噪声为：

\[ \overline{v_{n,1/f}^2} = \frac{2K_{fp}}{W_1 L_1 C_{ox} f} \left(1 + \frac{K_{fn} \mu_n}{K_{fp} \mu_p} \cdot \frac{L_1^2}{L_3^2}\right) \]

增大输入管面积可以降低闪烁噪声。对于PMOS输入对，\(K_{fp}\) 约为 \(10^{-25}\text{ V}^2\text{F}\) 量级，而NMOS的 \(K_{fn}\) 约为 \(3\sim 5 \times 10^{-25}\text{ V}^2\text{F}\)。

噪声仿真中需要区分输入参考噪声和输出噪声。输出噪声包含了信号路径上所有器件的贡献，而输入参考噪声将输出噪声除以增益后折算到输入端，便于不同结构之间的比较。在Cadence ADE中，噪声分析可以直接给出输入参考噪声曲线。

5.3.3 非线性与失真

运放的非线性来源于两个方面：大信号下的摆率限制和静态传输特性的非线性。

摆率限制是一种非线性效应，它使大信号阶跃响应呈现三角波形状而非指数建立。当输入阶跃幅度超过 \(SR/\omega_{GBW}\) 时，输出先以恒定速率 \(SR\) 上升，然后进入小信号指数建立阶段。总建立时间为：

\[ t_s = \frac{V_{step} - V_{small}}{SR} + \tau \ln\left(\frac{V_{small}}{\epsilon}\right) \]

\(V_{small}\) 是进入小信号阶段的电压，\(\tau = 1/\omega_{GBW}\) 是闭环时间常数，\(\epsilon\) 是允许的建立误差。

静态非线性可以用谐波失真来量化。对于差分输入对，输入电压与输出电流之间的关系为：

\[ I_{out} = I_{tail} \tanh\left(\frac{V_{id}}{2V_{OV}}\right) \]

\(V_{OV} = V_{GS} - V_{th}\) 是过驱动电压。将 \(\tanh\) 展开为泰勒级数，三阶谐波失真为：

\[ HD_3 = \frac{1}{12}\left(\frac{V_{id}}{2V_{OV}}\right)^2 \]

增大过驱动电压可以降低失真，但会减小跨导效率 \(g_m/I_D\)。音频应用中通常要求 \(HD_3 < 0.01\%\)，这需要 \(V_{id}/(2V_{OV}) < 0.035\)，即输入信号幅度远小于过驱动电压。

图8：运放输出端的非理想因素限制

输出级的非线性同样不可忽视。图5.8展示了输出端的主要限制：最大输出电流能力、输出电压摆幅受电源电压和晶体管压降的限制，以及大信号注入时输出电压变化速率的限制。在推挽输出级中，交越失真发生在两个输出管切换导通的区域，可以通过AB类偏置来减小。

5.3.4 运放宏模型

在系统级仿真中，使用晶体管级运放模型会消耗大量仿真时间。运放宏模型用受控源、电阻、电容和二极管等基本元件复现运放的关键行为，仿真速度快且精度足以满足系统设计需求。

一个完整的运放宏模型包括以下部分：

差分输入级：用电压控制电流源（VCCS）模拟，跨导为 \(g_m\)
有限增益：用受控源配合电阻实现，增益为 \(A_{v0}\)
主极点：用RC网络实现，极点频率为 \(\omega_{p1} = 1/(RC)\)
输出电阻：串联电阻 \(R_{out}\)
摆率限制：用二极管限幅的电容充电电流来模拟
失调电压：串联直流电压源 \(V_{os}\)
噪声源：并联电压噪声源和电流噪声源

在Verilog-A中，可以用更简洁的方式描述运放行为。以下是一个包含有限增益、主极点和摆率限制的运放模型：

module opamp_ideal (out, inp, inn);
    output out;
    input inp, inn;
    electrical out, inp, inn;
    parameter real gain = 100000;
    parameter real GBW = 100M;
    parameter real slew_rate = 10M;
    parameter real vos = 0;
    parameter real rout = 100;
    
    real v_in, v_out, v_int;
    
    analog begin
        v_in = V(inp, inn) - vos;
        // 摆率限制
        if (v_out < v_int) 
            v_int = v_int - slew_rate * dt;
        else
            v_int = v_int + slew_rate * dt;
        // 主极点
        v_out = gain * v_in / (1 + 1i * `M_PI * 2 * $freq / (GBW/gain));
        V(out) <+ v_int + v_out * rout / (rout + 1);
    end
endmodule

这个模型可以在数秒内完成系统级仿真，而对应的晶体管级仿真可能需要数小时。在混合信号系统设计中，用Verilog-A宏模型替代晶体管级运放是标准做法。

5.4 两级密勒运放设计实例

以0.18μm CMOS工艺为例，设计一个满足以下规格的两级密勒运放：

直流增益 \(A_{v0} > 80\text{ dB}\)
单位增益带宽 \(GBW > 50\text{ MHz}\)
相位裕度 \(PM > 60^\circ\)
负载电容 \(C_L = 2\text{ pF}\)
摆率 \(SR > 30\text{ V}/\mu\text{s}\)
功耗 \(P < 1\text{ mW}\)（电源电压1.8V）
输出摆幅 \(> 1.2\text{ V}_{pp}\)

图9：运放设计规格

5.4.1 确定尾电流和补偿电容

摆率要求首先确定了尾电流的下限。设补偿电容 \(C_c = 1\text{ pF}\)，则：

\[ I_{tail} = SR \cdot C_c = 30\text{ V}/\mu\text{s} \times 1\text{ pF} = 30\text{ }\mu\text{A} \]

功耗限制 \(P < 1\text{ mW}\) 给出总电流上限 \(I_{total} < 555\text{ }\mu\text{A}\)。尾电流取 \(I_{tail} = 40\text{ }\mu\text{A}\)，留出余量。

单位增益带宽要求确定了输入管跨导：

\[ GBW = \frac{g_{m1}}{2\pi C_c} = 50\text{ MHz} \]

\[ g_{m1} = 2\pi \times 50\text{ MHz} \times 1\text{ pF} = 314\text{ }\mu\text{S} \]

输入管工作在弱反型区边缘，取 \(g_m/I_D = 10\text{ S/A}\)，则每管电流为 \(I_{D1} = I_{tail}/2 = 20\text{ }\mu\text{A}\)，所需 \(g_{m1} = 314\text{ }\mu\text{S}\) 对应的过驱动电压为：

\[ V_{OV1} = \frac{2I_{D1}}{g_{m1}} = \frac{2 \times 20\text{ }\mu\text{A}}{314\text{ }\mu\text{S}} = 127\text{ mV} \]

这个过驱动电压在0.18μm工艺下是合理的。

5.4.2 确定晶体管尺寸

输入对管（PMOS）的尺寸由 \(g_m\) 和 \(1/f\) 噪声要求共同决定。\(g_m\) 要求：

\[ \left(\frac{W}{L}\right)_1 = \frac{g_{m1}^2}{2\mu_p C_{ox} I_{D1}} \]

0.18μm工艺中 \(\mu_p C_{ox} \approx 40\text{ }\mu\text{A/V}^2\)，代入得：

\[ \left(\frac{W}{L}\right)_1 = \frac{(314\text{ }\mu\text{S})^2}{2 \times 40\text{ }\mu\text{A/V}^2 \times 20\text{ }\mu\text{A}} = 61.6 \]

取 \(W_1/L_1 = 64/0.5\)，即 \(W_1 = 32\text{ }\mu\text{m}\)，\(L_1 = 0.5\text{ }\mu\text{m}\)。较大的沟道长度有利于减小 \(1/f\) 噪声和失配。

负载管（NMOS）的跨导取输入管的1/5以减小噪声贡献：

\[ g_{m3} = \frac{g_{m1}}{5} = 63\text{ }\mu\text{S} \]

\[ \left(\frac{W}{L}\right)_3 = \frac{g_{m3}^2}{2\mu_n C_{ox} I_{D3}} = \frac{(63\text{ }\mu\text{S})^2}{2 \times 180\text{ }\mu\text{A/V}^2 \times 20\text{ }\mu\text{A}} = 0.55 \]

取 \(W_3/L_3 = 2/2\)。

第二级共源放大管的跨导由非主极点位置决定。非主极点需要满足：

\[ \omega_{p2} = \frac{g_{m6}}{C_L} > 5 \cdot GBW = 1.57\text{ Grad/s} \]

\[ g_{m6} > 1.57\text{ Grad/s} \times 2\text{ pF} = 3.14\text{ mS} \]

取 \(I_{D6} = 100\text{ }\mu\text{A}\)，则：

\[ \left(\frac{W}{L}\right)_6 = \frac{g_{m6}^2}{2\mu_n C_{ox} I_{D6}} = \frac{(3.14\text{ mS})^2}{2 \times 180\text{ }\mu\text{A/V}^2 \times 100\text{ }\mu\text{A}} = 274 \]

这个尺寸偏大，可以适当增大 \(I_{D6}\) 到 \(150\text{ }\mu\text{A}\)，则 \((W/L)_6 = 183\)，取 \(W_6/L_6 = 180/1\)。

调零电阻用工作在深三极管区的NMOS实现，阻值约为 \(1/g_{m6} = 318\text{ }\Omega\)。

5.4.3 偏置电路

偏置电路为各级提供稳定的电流和电压。使用一个简单的电流镜基准，通过外部电阻设定参考电流 \(I_{ref} = 20\text{ }\mu\text{A}\)，然后镜像到各级。偏置电路需要保证在工艺角和温度变化下，各级晶体管仍然工作在饱和区。

图10：静态电流分配

5.4.4 仿真验证

设计完成后，需要通过仿真验证各项指标。在Cadence ADE中，依次进行以下分析：

直流工作点分析：检查所有晶体管是否工作在饱和区，各节点电压是否合理
交流小信号分析：得到开环增益、GBW和相位裕度
瞬态分析：验证摆率和建立时间
噪声分析：得到输入参考噪声谱密度
工艺角仿真：在SS、FF、SF、FS四个角下重复上述分析

图11：运放交流小信号测试电路

交流测试电路的搭建需要注意：运放需要工作在闭环状态以建立正确的直流工作点，但交流信号从断开反馈环路的测试点注入。实际中常用大电感和大电容构成反馈环路的断点，在断点处注入交流信号。

图12：完成运放增益计算的设置

图13：完成运放3dB带宽计算的设置

5.4.5 版图注意事项

运放版图设计的关键在于匹配。输入对管采用共质心布局，周围加虚拟器件（dummy）以消除边缘刻蚀差异。电流镜管同样需要匹配，失配会直接转化为失调和增益误差。

补偿电容 \(C_c\) 使用MIM电容或MOS电容实现。MIM电容精度高但需要额外的工艺步骤，MOS电容密度高但电压系数较大。调零电阻如果使用多晶硅电阻，需要注意其温度系数对相位裕度的影响。

电源线和地线的寄生电阻会引起IR压降，导致不同位置的晶体管看到不同的电源电压。对于高精度运放，需要加宽电源走线或使用多层金属并联。

5.5 本章小结

运算放大器设计的核心是在增益、带宽、噪声、功耗和摆幅之间做权衡。三种基本结构各有适用场景：两级密勒运放适合通用和高增益应用，折叠共源共栅适合高速中等增益应用，套筒式适合对功耗和噪声要求苛刻且摆幅要求不高的应用。

失调、噪声和非线性是限制运放精度的三大因素。失调可以通过版图匹配和动态失调消除技术来抑制；噪声由输入级器件决定，低噪声设计需要增大输入管跨导和面积；非线性来源于摆率限制和静态传输特性，需要根据应用需求在功耗和失真之间取舍。

本章的两级密勒运放设计实例展示了从规格到晶体管尺寸的完整设计流程。建议读者在仿真环境中复现这一设计，调整关键参数观察其对性能的影响。第6章将讨论基准源与电流镜，它们是运放偏置电路的基础，也是模拟系统中除运放外另一类不可或缺的构建模块。