第2章半导体器件与工艺基础

半导体器件是模拟集成电路的物理载体。设计电流镜或锁相环时，最终都要落实到硅片上的具体器件结构。本章从PN结出发，依次讨论二极管、MOSFET的工作原理与模型，最后介绍FinFET、HKMG等先进工艺节点下的器件结构变化。后续章节的放大器、电流镜等电路分析将直接引用本章的器件模型和公式。

2.1.1 PN结与二极管

2.1.2 PN结的形成与平衡态

将P型半导体和N型半导体制作在同一块硅片上，两者的交界面处就会形成PN结。P区多子为空穴，N区多子为电子，浓度差驱动多子向对侧扩散。空穴从P区扩散到N区后，在P区留下不可移动的受主负离子；电子从N区扩散到P区后，在N区留下施主正离子。这些离子电荷在冶金结附近形成一个空间电荷区，也称为耗尽区。

图1：PN结和耗尽层

耗尽区内电场方向从N指向P，这个内建电场阻碍多子进一步扩散，同时驱动少子漂移。平衡时，扩散电流与漂移电流相等，净电流为零。此时耗尽区两端存在一个电势差，称为内建电势 \(V_{bi}\)：

\[ V_{bi} = \frac{kT}{q} \ln \frac{N_A N_D}{n_i^2} \]

其中 \(N_A\) 和 \(N_D\) 分别为P区和N区的掺杂浓度，\(n_i\) 为本征载流子浓度，\(k\) 为玻尔兹曼常数，\(T\) 为热力学温度，\(q\) 为电子电荷。室温下硅的 \(n_i \approx 1.5 \times 10^{10} \text{cm}^{-3}\)，当 \(N_A = N_D = 10^{17} \text{cm}^{-3}\) 时，\(V_{bi} \approx 0.82 \text{V}\)。

2.1.3 正偏与反偏特性

在PN结两端施加外部电压，会打破平衡状态。正偏时，P区接正电位，外加电场方向与内建电场相反，耗尽区变窄，势垒降低，多子扩散电流增大。反偏时，耗尽区变宽，势垒升高，多子扩散被抑制，仅有少子漂移形成的微小反向饱和电流。

图2：正偏PN结

PN结的电流-电压关系由理想二极管方程描述：

\[ I_D = I_S \left( e^{V_D / V_T} - 1 \right) \]

其中 \(I_S\) 为反向饱和电流，\(V_T = kT/q\) 为热电压，室温下约26 mV。正偏时 \(V_D\) 为正值，当 \(V_D\) 远大于 \(V_T\) 时，指数项占主导；反偏时 \(V_D\) 为负值，电流趋近于 \(-I_S\)。

图3：正向偏压和负向偏压下的PN结二极管 I-V

实际二极管的正向特性偏离理想方程。当正向电流较大时，串联电阻上的压降不可忽略，电流表达式修正为：

\[ I_D = I_S \left[ \exp\left(\frac{V_D - I_D R_S}{n V_T}\right) - 1 \right] \]

其中 \(R_S\) 为串联电阻，\(n\) 为理想因子，硅二极管通常介于1到2之间。反向偏压超过击穿电压 \(V_{BR}\) 时，反向电流急剧增大，这是雪崩倍增或齐纳隧穿所致。

2.1.4 二极管模型与SPICE实现

电路仿真中，二极管模型需要同时描述直流特性、结电容和反向恢复行为。SPICE二极管模型包含以下核心参数：饱和电流 \(I_S\)、串联电阻 \(R_S\)、发射系数 \(N\)、零偏结电容 \(C_{J0}\)、内建电势 \(V_J\)、梯度系数 \(M\) 等。

图4：二极管的SPICE模型

结电容 \(C_J\) 随偏压变化：

\[ C_J = \frac{C_{J0}}{\left(1 - V_D / V_J\right)^M} \]

正偏时扩散电容占主导，它与正向电流成正比。这些电容效应在高速开关电路和高频模拟电路中有显著影响。例如，在采样保持电路中，二极管或MOSFET开关的结电容会引入电荷注入和时钟馈通，直接影响采样精度。

2.1.5 MOSFET器件

2.1.6 结构与类型

金属-氧化物-半导体场效应晶体管（MOSFET）是CMOS工艺的核心器件。一个N型MOSFET（NMOS）包含两个重掺杂的N+源漏区，制作在P型衬底上，源漏之间由栅极控制导电沟道。栅极与沟道之间隔着一层薄栅氧化层。P型MOSFET（PMOS）结构互补，源漏为P+区，制作在N阱中。

图5：N型MOSFET结构示意图

图6：CMOS晶体管（包括NMOS和PMOS）

以NMOS为例，四个端子分别为栅极（G）、漏极（D）、源极（S）和衬底（B）。正常工作时，衬底接最低电位。栅源电压 \(V_{GS}\) 控制沟道导通状态，漏源电压 \(V_{DS}\) 驱动载流子从源极流向漏极。

2.1.7 工作原理与阈值电压

\(V_{GS}=0\) 时，源漏之间是两个背靠背的PN结，无论 \(V_{DS}\) 极性如何，总有一个结反偏，漏极电流近似为零。当 \(V_{GS}\) 超过阈值电压 \(V_{TH}\)，栅极正电荷在P型衬底表面排斥空穴、吸引电子，形成N型反型层，源漏之间有了导电沟道。

图7：N型MOSFET工作原理示意图

阈值电压的表达式为：

\[ V_{TH} = V_{FB} + 2\phi_F + \frac{\sqrt{2q\varepsilon_{Si} N_A (2\phi_F)}}{C_{ox}} \]

其中 \(V_{FB}\) 为平带电压，\(\phi_F\) 为费米势，\(C_{ox} = \varepsilon_{ox}/t_{ox}\) 为单位面积栅氧化层电容。栅氧化层越薄，\(C_{ox}\) 越大，阈值电压越低，栅控能力越强。

2.1.8 I-V特性与工作区

MOSFET的I-V特性分为三个工作区。\(V_{GS} < V_{TH}\) 时为截止区，漏电流近似为零。\(V_{GS} > V_{TH}\) 且 \(V_{DS} < V_{GS} - V_{TH}\) 时为线性区（三极管区），漏电流近似为：

\[ I_D = \mu_n C_{ox} \frac{W}{L} \left[ (V_{GS} - V_{TH}) V_{DS} - \frac{1}{2} V_{DS}^2 \right] \]

其中 \(\mu_n\) 为电子迁移率，\(W\) 和 \(L\) 分别为沟道宽度和长度。当 \(V_{DS}\) 增大到超过 \(V_{GS} - V_{TH}\) 时，沟道在漏端夹断，进入饱和区：

\[ I_D = \frac{1}{2} \mu_n C_{ox} \frac{W}{L} (V_{GS} - V_{TH})^2 (1 + \lambda V_{DS}) \]

\(\lambda\) 为沟道长度调制系数，反映了 \(V_{DS}\) 对饱和电流的微弱影响。模拟电路中的放大器、电流镜等核心模块，绝大多数工作区都设计在饱和区，因为饱和区跨导大、输出阻抗高。

图8：测量NMOSFET管的伏安特性

2.1.9 小信号模型

在模拟电路分析中，MOSFET通常工作在某一直流工作点附近，信号变化量很小。此时用线性化的小信号模型代替非线性器件。基本小信号模型包含跨导 \(g_m\)、输出电导 \(g_{ds}\) 和体效应跨导 \(g_{mb}\)。

图9：基本的MOS管小信号模型

跨导定义为：

\[ g_m = \frac{\partial I_D}{\partial V_{GS}} = \mu_n C_{ox} \frac{W}{L} (V_{GS} - V_{TH}) (1 + \lambda V_{DS}) \]

输出电导：

\[ g_{ds} = \frac{\partial I_D}{\partial V_{DS}} \approx \lambda I_D \]

体效应跨导 \(g_{mb}\) 反映衬底电压对阈值电压的影响。完整的小信号模型还包括栅源电容 \(C_{gs}\)、栅漏电容 \(C_{gd}\)、源衬电容 \(C_{sb}\) 和漏衬电容 \(C_{db}\)，这些寄生电容决定了器件的频率特性。

图10：完整的MOS管小信号模型

2.1.10 二阶效应与短沟道效应

随着工艺节点缩小，MOSFET的沟道长度不断减小，一系列短沟道效应开始显现。阈值电压随沟道长度减小而降低，称为阈值电压滚降。漏致势垒降低（DIBL）效应使短沟道器件的阈值电压随 \(V_{DS}\) 增大而进一步降低。速度饱和效应使高电场下载流子速度不再随电场线性增加，饱和电流低于长沟道模型的预测值。

衬底电流引起的热载流子效应是另一个可靠性问题。沟道中高能载流子注入栅氧化层，会导致阈值电压漂移和跨导退化。这些效应在深亚微米工艺中尤为突出，设计者必须通过版图技巧（如增加沟道长度、采用环形栅结构）来缓解。

2.1.11 先进工艺与器件

2.1.12 栅氧化层缩放与HKMG

摩尔定律驱动栅极长度持续缩小，栅氧化层厚度也随之减薄。当二氧化硅栅介质厚度减薄到1.2 nm以下时，直接隧穿漏电流呈指数级增长，静态功耗急剧上升，器件可靠性恶化。90 nm节点以后，Intel在2003年前后的90 nm工艺研发中开始系统评估High-K材料的可行性，最终于2007年在45 nm节点首次量产HKMG结构。

图11：氧化硅和氮化硅在90nm以下技术中的主要趋势

高介电常数材料（High-K）如二氧化铪（HfO₂）、二氧化锆（ZrO₂）的介电常数在20到25之间，远高于二氧化硅的3.9。使用High-K材料可以在保持相同等效氧化层厚度（EOT）的同时采用更厚的物理厚度，显著降低隧穿漏电流。但High-K材料与多晶硅栅直接接触时存在费米钉扎效应，导致阈值电压难以控制，因此Intel同时引入了金属栅（Metal Gate），形成HKMG（High-K Metal Gate）结构。

图12：现代CMOS器件剖面示意图

HKMG技术量产之后，28 nm、16 nm、7 nm等节点均沿用了这一技术路线。对模拟设计者而言，HKMG改变了器件的匹配特性和噪声特性，需要重新评估失配模型和闪烁噪声参数。以我个人的设计经验，从平面多晶硅栅工艺切换到HKMG工艺后，同一尺寸器件的1/f噪声拐角频率可能偏移2到3倍，失配系数 \(\sigma_{VTH}\) 的工艺角数据也必须向代工厂重新索取。

2.1.13 FinFET与三维器件结构

当工艺推进到22 nm节点以下，平面MOSFET的短沟道效应变得难以控制。栅极对沟道的静电控制能力不足，亚阈值摆幅退化，漏电流增大。鳍式场效应晶体管（FinFET）通过将沟道改为垂直方向的鳍片结构，让栅极从三面环绕沟道，显著增强了栅控能力。

图13：CMOS器件由二维平面结构向三维非平面结构的演进

图14：随着CMOS持续缩小到14nm以下技术节点以后，可以通过在垂直方向形成沟道来增强沟道电流，形成所谓的FinFET

FinFET的沟道电流由鳍片高度 \(H_{fin}\) 和鳍片宽度 \(W_{fin}\) 决定。一个鳍片的有效沟道宽度约为 \(2H_{fin} + W_{fin}\)，设计者通过并联多个鳍片来获得所需的驱动能力。例如，一个需要较大跨导的输入对管可能需要8到16个鳍片并联，而低功耗电路可能只用单个鳍片。

图15：当代先进CMOS器件结构示意图

FinFET的I-V特性与平面MOSFET有显著差异。鳍片宽度通常只有10到20 nm，近乎全耗尽的沟道使阈值电压对掺杂浓度不敏感，因此FinFET通常采用轻掺杂或本征沟道。亚阈值摆幅更接近理论极限60 mV/dec，DIBL效应显著改善。但FinFET的量子限制效应和寄生电阻问题也更为突出。

2.1.14 全耗尽绝缘体上硅与纳米片

全耗尽绝缘体上硅（FDSOI）是另一条技术路线。在FDSOI工艺中，器件制作在超薄埋氧层上的薄硅膜中，沟道完全耗尽，不需要鳍片结构就能获得良好的栅控能力。FDSOI保留了平面工艺的兼容性，衬底偏置调节范围大，对模拟设计者来说，体偏置可以动态调整阈值电压，这是FinFET难以实现的优势。

28 nm FDSOI工艺中，通过背栅偏置可以将阈值电压调节约100 mV，这对低功耗模拟电路设计很有价值。但FDSOI的衬底成本较高，且超薄硅膜的厚度均匀性控制难度大。

22 nm以下节点，业界开始转向纳米片（Nanosheet）或栅极环绕（GAA）结构。纳米片将FinFET的鳍片改为水平堆叠的薄片，栅极完全包裹沟道，静电控制能力进一步增强。三星3 nm工艺已采用GAA结构，台积电的2 nm节点也计划采用类似方案。

2.1.15 器件演进对模拟设计的影响

先进工艺节点为模拟电路设计带来机遇，也带来挑战。FinFET和GAA器件的栅控能力增强，使短沟道器件的本征增益（\(g_m r_{ds}\)）有所提升。以14 nm FinFET为例，本征增益可达20到30 dB，优于同代的平面器件。但先进工艺的电源电压持续降低，7 nm工艺的标准电源电压已降至0.7 V左右，这压缩了模拟电路的电压余量，动态范围受限。

图16：当代CMOS集成电路材料与器件结构的演进

匹配特性方面，FinFET的随机掺杂波动显著减小，因为沟道几乎不掺杂。但鳍片边缘粗糙度（LER）和鳍片宽度波动成为新的失配来源。蒙特卡罗仿真中，失配参数 \(\sigma_{VTH}\) 和 \(\sigma_{\beta}\) 需要按FinFET的物理结构重新建模。以我个人的设计经验，FinFET的匹配特性与平面器件差异很大，需要重新校准失配模型，直接套用旧工艺的失配参数会导致良率估计偏差。

闪烁噪声特性也发生了变化。FinFET的噪声主要来自鳍片侧壁的界面态，其噪声功率谱密度与平面器件不同，1/f噪声拐角频率可能更高。这对低噪声放大器、锁相环等对相位噪声敏感的电路设计有直接影响。

2.1.16 本章小结

本章从PN结的基本物理出发，讨论了二极管的I-V特性和SPICE模型。MOSFET部分重点介绍了结构、工作原理、I-V特性和小信号模型，第3章的放大器基本结构将直接使用这些模型。先进工艺部分回顾了从平面MOSFET到HKMG、FinFET、GAA的演进过程，以及电源电压降低、匹配特性变化、噪声特性改变对模拟电路设计的具体影响。

半导体器件模型是连接物理世界与电路设计的桥梁。设计者应通过仿真验证器件模型，例如对比I-V曲线与公式计算。建议读者用Cadence Spectre仿真一个NMOS管的输出特性曲线，对比公式计算与仿真结果，重点观察沟道长度调制效应。